台积电：2030年实现1nm、可封入1万亿个晶体管

台积电在2023年国际电子元件会议（IEDM）上，发布了一份雄心勃勃的半导体制造工艺和封装技术的发展路线图，展望了未来十年的规划。

目前，台积电正致力于发展3nm的N3系列工艺，接下来的目标是在2025-2027年期间实现2nm的N2系列工艺，包括N2、N2P等，能够在单个芯片上集成超过1000亿个晶体管，而在单个封装上则达到超过5000亿个。

为了实现这一目标，台积电将采用EUV极紫外光刻、新型通道材料、金属氧化物ESL、自对齐线弹性空间、低损伤低硬化低K铜材料填充等多种新材料和新技术，并配合CoWoS、InFO、SoIC等多种封装技术。

在此之后，台积电还将推出4nm的A14和1nm的A10工艺节点——这些命名与Intel的A20、A18相似，但看上去更加“先进”。

1nm的A10工艺节点预计在2030年左右投入量产，能够在单个芯片上集成超过2000亿个晶体管，而在单个封装上则超过1万亿个，比N2工艺提升了一倍。

有意思的是，Intel也打算在2030年实现单个封装1万亿个晶体管的目标，两家公司可谓是势均力敌。

现在最复杂的单芯片是NVIDIA的GH100，晶体管数量达到800亿个。

在多芯片封装方面领先的是各类GPU计算芯片，Intel的Ponte Vecchio GPU Max超过1000亿个晶体管，AMD的Instinct MI300A、MI300X分别有1460亿个、1530亿个晶体管。